記憶體頻寬，現在是 AI 訓練場上最稀缺的資源。GPU 算力再強，資料餵不進去，就像法拉利裝了腳踏車輪胎。SK 海力士在 Hot Chips 2026 直接攤開下一代 HBM 封裝路線圖，從 2.5D 走向 3D 的企圖心已經藏不住——但散熱和供電，會是這場效能軍備競賽的最大絆腳石。
AI 算力飢渴，把 HBM 逼到極限
先回到一個基本問題：為什麼 AI 加速器對 HBM 的需求像是無底洞？原因很簡單，訓練大型語言模型時，運算單元得隨時從記憶體撈取海量參數，傳輸通道一旦塞車，算力再高的晶片也只能空轉。目前的 HBM 透過矽穿孔將多層 DRAM Die 垂直堆疊，再以矽中介層與 GPU 連接——典型 2.5D 架構，理論上已經把空間利用榨到極致。
但數字會說話。現在單一 HBM 模組具備 1024 個 I/O，透過 16 個通道與 XPU 溝通，最高堆疊到 16 層。對比傳統 GDDR6 方案，四組 HBM3E 堆疊的容量達 144GB、頻寬飆到 4TB/s，而占用空間竟然減少將近一半——這種效率落差，讓 HBM 在 AI 伺服器裡幾乎找不到替代方案。
HBM4 規格曝光：TSV 破兩萬，微凸塊超過一萬六
從 SK 海力士在 Hot Chips 2026 揭露的資料來看，HBM4 的規格提升相當具體。封裝高度約 775 微米，尺寸為 12.8×11mm，重點是 TSV 數量超過兩萬個，Base Micro-Bump 更高達 16,148 個。這意味著垂直通道的密度大幅增加，資料進出的瓶頸可望進一步鬆綁。
在 I/O 速度方面，HBM4 支援最高 8Gbps，單堆疊頻寬超過 2TB/s，加上導入最高 24Gb DRAM 密度，12 層產品已進入量產，16 層正進行認證，容量最高可達 48GB。簡單換算，相比 HBM3E，HBM4 的 I/O 數量直接翻倍，頻寬也跟著連跳好幾級。
從產業面來看，SK 海力士把 HBM4 的 I/O 數量從 1024 翻倍到 2048，這不是單純的「規格升級」，而是為了對應 AI 加速器對資料吞吐量的暴力需求。但話說回來，I/O 速度往上拉，功耗和熱密度也同步攀升，封裝技術的難度已經從「堆得高」變成「堆得高還要散得掉」——這正是混合鍵合被推上主舞台的關鍵原因。
封裝技術路線抉擇：TC+NCF 與 MR-MUF 的取捨
目前 HBM 封裝有兩條主流路線：一是熱壓鍵合搭配非導電膜，二是大規模回焊搭配模封底部填充。前者的優勢在於控制 Die 翹曲，但熱阻偏高、產能受限；後者生產效率較好、熱阻也較低，但對翹曲控制和間隙填充的要求極為嚴苛。SK 海力士目前將先進 MR-MUF 技術用在 16 層 HBM3E，並導入翹曲控制、細間距互連與窄間隙填充等配套方案。
不過，當堆疊層數和 I/O 速度持續增加，MR-MUF 也開始碰到天花板。這時候，混合鍵合技術被推上了前線。根據 SK 海力士的評估，混合鍵合能讓核心晶粒厚度增加 24%，TSV 間距縮小到 18 微米以下，更關鍵的是，在堆疊層數增加的前提下，熱阻可降低約 35%。
簡單比喻，MR-MUF 像是用膠水把樂高積木一層層黏起來，混合鍵合則是把積木表面直接融合成一體——訊號路徑更短、熱傳導效率更高，但製程難度也完全是另一個層級。
散熱才是真正的隱形殺手：I-HBM 與 Power TSV 的布局
效能拉高的同時，熱能不會憑空消失。SK 海力士這次特別強調自家 I-HBM 技術，針對 HBM 內部局部熱點進行改善，宣稱能額外降低超過 30% 的熱阻。這項技術的意義在於，未來 HBM 的功耗只會愈來愈高，局部熱集中會成為可靠度的主要威脅，不能只看整體功耗數字。
另外，供電網路也是一大挑戰。SK 海力士的規劃是把 Power TSV 更廣泛地分布於整體結構中，並結合邏輯晶圓代工的最新製程來改善 PDN 效能。白話來說，記憶體和運算單元之間的電源傳輸路徑要更短、更穩定，否則電壓降會直接影響訊號品質。
比較耐人尋味的是，SK 海力士在這場簡報中同時並列了 Intel EMIB 與台積電 CoWoS 技術。這背後有兩個解讀方向：一是 SK 海力士在封裝層面尋求更多元合作，不把雞蛋放在同一家代工廠；二是呼應市場傳言——英特爾與 SK 海力士可能在記憶體領域成立合資企業。不管哪一種，都顯示 HBM 的封裝戰局已經不只是記憶體廠自己的事。
從 2.5D 到 3D：把 HBM 直接疊在 GPU 頭上
現階段的 2.5D 架構，HBM 與 GPU 並排放置在矽中介層上，好處是製程相對成熟，壞處是訊號傳輸路徑還是太長。SK 海力士的最終目標，是把 HBM 直接堆疊在 AI 加速器上方——這就是他們所謂的 3D 整合技術。
這種架構的理論優勢很明確：記憶體與運算單元之間的距離大幅縮短，頻寬和能源效率都能再跳一階。但現實的代價同樣巨大——散熱、供電、機械應力與良率，每一個都是硬骨頭。尤其當 HBM 堆疊層數增加到 16 層以上，再疊到 GPU 上頭，熱能要怎麼帶走？電源要怎麼送進去？這些問題目前都沒有標準答案，只能靠製程和材料雙管齊下。
換個角度想，SK 海力士提出 3D 整合架構，其實是在為下一代 AI 晶片鋪路。當 2.5D 的頻寬極限被逼近，只有把記憶體和運算單元從「並排」變成「上下疊」，才能突破物理限制。但這條路至少還要三到五年，短期內 2.5D 仍是主流，只是製程節點會持續微縮、材料會持續換代。對一般讀者來說，可以這樣理解：HBM 的效能戰爭，已經從「疊幾層」進化到「怎麼疊、跟誰疊、疊了怎麼散熱」的全面戰。
結論：封裝不再是配角，而是 HBM 效能突破的核心戰場
回顧整場 Hot Chips 2026 的演講，SK 海力士傳達的訊息非常明確：封裝技術已經從「把晶片包起來」的配角，變成決定 HBM 世代差距的關鍵主角。從 TSV 數量翻倍、混合鍵合導入、I-HBM 熱點改善，到 3D 整合架構的長期布局，每一個技術節點都在回應同一個問題——AI 對記憶體頻寬的飢渴，該怎麼餵飽？
對台灣供應鏈來說，這既是機會也是警訊。台積電的 CoWoS 仍扮演要角，但英特爾 EMIB 被並列提及，說明了客戶正在尋求第二供應來源。而混合鍵合、Power TSV 等技術的成熟速度，將直接影響 HBM4 乃至 HBM5 的上市時程。可以預見，接下來幾年，半導體業界的焦點會從「微縮製程」部分轉移到「封裝整合」——誰能把記憶體和邏輯晶片貼得更近、散熱更快、供電更穩，誰就能在 AI 時代的硬體戰局中拿到關鍵門票。
如果你正在評估 AI 伺服器或高效能運算的硬體採購，我的建議是：與其只比較 HBM 的頻寬數字，不如多關注封裝技術的成熟度和散熱方案——因為真正的效能瓶頸，往往不是帳面規格，而是實際運作時的散熱與功耗天花板。
本文改寫整理自公開新聞來源，原始報導由科技新報發布。
常見問題 FAQ
HBM4 什麼時候量產？跟現在的 HBM3E 差在哪？
HBM4 的 12 層產品已進入量產，16 層仍在認證階段。最大差異在於 I/O 數從 1024 翻倍到 2048，頻寬超過 2TB/s，容量最高可達 48GB。
混合鍵合技術為什麼重要？它解決了什麼問題？
混合鍵合能將 TSV 間距縮小到 18 微米以下，並在堆疊層數增加時降低約 35% 的熱阻，解決傳統封裝在厚度與散熱之間的取捨難題。
SK 海力士的 3D 封裝架構會何時實現？
目前仍處於研究與布局階段，短期內 2.5D 架構仍是主流，3D 整合架構預估需要三到五年以上才有機會進入量產。
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