一句話總結：台積電先進封裝CoPoS延後並非技術瓶頸，而是輝達AI晶片設計策略從「平面擴張」轉向「3D垂直堆疊」的關鍵轉折。
核心要點
- 台積電CoPoS延後，並非技術退步，而是因為AI晶片設計方重新評估，認為現階段「晶片沒必要一直做大」。
- 騰旭投資投資長程正樺指出，CoPoS延後反而讓現有CoWoS技術需求回溫，顯示市場對大尺寸封裝的急迫性下降。
- CoWoS與CoPoS概念相似，主要差別在載體形狀：CoWoS沿用圓形晶圓，CoPoS則偏向方形面板，理論上方形能減少邊角浪費。
- 然而，方形製程需要大量設備與流程重做，轉換成本高昂，只有當封裝尺寸「真的大到一定程度」時，CoPoS的經濟效益才會顯現。
- 關鍵轉折在於伺服器物理空間限制：NVIDIA發現，單顆AI晶片若從約5.5個reticle膨脹到8個，塞入同樣伺服器空間後，總體算力提升並不明顯。
- 此外，晶片越大，製造難度、良率與warpage翹曲問題越棘手，因此當產品仍能維持約5.5個reticle規模時，CoWoS仍足以支撐需求。
- 既然平面擴張受限，AI算力發展轉向「3D垂直堆疊」，例如台積電的SoIC技術，透過在GPU上方堆疊GPU，大幅增加運算密度。
- 程正樺形容，這代表晶片思維從「往旁邊蓋房子」變成「往上面堆疊」，SoIC等3D整合技術的重要性將大幅提高，可能比CoPoS更快搶佔聚光燈。
一句話結論
AI晶片封裝的未來，已不再是單純追求平面尺寸的極限，而是如何在有限空間內，透過更精密的3D堆疊技術，實現算力的爆發性成長，這場「往上蓋」的戰爭才正要開始。
本文改寫整理自公開新聞來源，原始報導由Yahoo奇摩新聞發布。
常見問題 FAQ
為什麼台積電CoPoS技術會延後？
CoPoS延後並非技術瓶頸，而是AI晶片設計方重新評估，發現單顆晶片過大塞入伺服器後，總體算力提升不明顯，且製造成本與難度增加，現階段需求未達轉換CoPoS的經濟效益門檻。
CoWoS和CoPoS主要差別在哪？
兩者都是先進封裝技術，主要差別在於載體形式：CoWoS沿用圓形晶圓製程，而CoPoS則希望轉向更接近方形面板的載體，理論上方形載體能更有效利用空間，減少邊角浪費。
AI晶片未來發展趨勢是什麼？
由於平面尺寸擴張受伺服器物理空間限制，AI晶片未來的發展趨勢將從「2D平面擴張」轉向「3D垂直堆疊」，透過如台積電SoIC等技術，在同樣面積下堆疊更多運算元件，以提升算力密度。
為什麼AI晶片不能無限做大？
AI晶片不能無限做大，主要是因為伺服器的物理空間限制，以及晶片尺寸越大，製造難度、良率問題（如warpage翹曲）會越棘手。研究發現，單顆晶片過大，最終塞入伺服器後的總體算力提升效益可能不如預期。
SoIC在AI晶片發展中扮演什麼角色？
台積電的SoIC（系統整合晶片）是3D垂直堆疊技術的關鍵之一，它能將多個晶片透過垂直整合堆疊在一起，在固定的封裝尺寸內大幅增加運算密度，被視為AI晶片突破算力瓶頸的下一代重要技術。
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